Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
http://dspace.wunu.edu.ua/handle/316497/17043| Назва: | Однорозрядний суматор |
| Інші назви: | Single-digit adder |
| Автори: | Круліковський, Борис Борисович Krulikovskyi, Borys Borysovych Давлетова, Аліна Ярославівна Davletova, Alina Yaroslavivna Возна, Наталія Ярославівна Vozna, Nataliia Yaroslavivna Николайчук, Ярослав Миколайович Nykolaichuk, Yaroslav Mykolaiovych |
| Ключові слова: | обчислювальна техніка computational technique однорозрядний суматор single-digit adder логічні елементи logic elements |
| Дата публікації: | 2016 |
| Видавництво: | Державна служба інтелектуальної власності України |
| Бібліографічний опис: | Пат. 109136 U Україна, МПК (2016.01) G06F 7/00. Однорозрядний суматор / Б. Б. Круліковський, А. Я. Давлетова, Н. Я. Возна, Я. М. Николайчук (Україна); заявник та патентовласник Б. Б. Круліковський, А. Я. Давлетова, Н. Я. Возна, Я. М. Николайчук. – № u201602122; заявл. 04.03.2016; опубл. 10.08.2016, бюл. № 15. |
| Короткий огляд (реферат): | Однорозрядний суматор містить третій , перший і другий інформаційні входи однорозрядного суматора, перший прямий вихід суми та другий прямий вихід переносу однорозрядного суматора, вхід блокування результату однорозрядного суматора, групи мультиплексно-з'єднаних між собою логічних елементів, який відрізняється тим, що однорозрядний суматор містить першу, другу, третю та четверту групи мультиплексно-з'єднаних виходами логічних елементів І-НЕ, перший вхід блокування результату однорозрядного суматора з'єднаний з першим входом першого логічного елемента І, другий вхід якого з'єднаний з третім інформаційним входом однорозрядного суматора, а вихід з'єднаний з відповідними першими входами логічних елементів І-НЕ першої, другої, третьої та четвертої груп, другий вхід блокування результату однорозрядного суматора першого логічного елементу АБО, другий вхід якого з'єднаний з четвертим інверсним інформаційним входом однорозрядного суматора, а вихід з'єднаний з відповідними першими входами логічних елементів І-НЕ першої, другої, третьої та четвертої груп, третій вхід блокування однорозрядного суматора з'єднаний з першим входом другого логічного елемента І, другий вхід якого з'єднаний з першим інформаційним входом однорозрядного суматора, а вихід з'єднаний з другими відповідними входами першої, другої, третьої та четвертої груп логічних елементів І-НЕ, четвертий вхід блокування результату однорозрядного суматора з'єднаний з першим входом другого логічного елемента АБО, другий вхід якого з'єднаний з п'ятим інверсним інформаційним входом однорозрядного суматора, а вихід з'єднаний з відповідними другими входами логічних елементів І-НЕ, відповідні треті входи яких з'єднані з другими прямим та шостим інверсним інформаційним входом однорозрядного суматора, входи логічних елементів І-НЕ першої групи з'єднані між собою і першим прямим виходом суми однорозрядного суматора, виходи логічних елементів І-НЕ другої групи з'єднані між собою і другим прямим виходом переносу однорозрядного суматора, виходи третьої групи логічних елементів І-НЕ з'єднані між собою і третім інверсним виходом суми однорозрядного суматора, а виходи четвертої групи логічних елементів І-НЕ з'єднані між собою і четвертим інверсним виходом переносу однорозрядного суматора. |
| URI (Уніфікований ідентифікатор ресурсу): | http://dspace.tneu.edu.ua/handle/316497/17043 |
| Розташовується у зібраннях: | Патенти |
Файли цього матеріалу:
| Файл | Опис | Розмір | Формат | |
|---|---|---|---|---|
| Однорозрядний суматор.pdf | 329.64 kB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.