Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
http://dspace.wunu.edu.ua/handle/316497/40352Повний запис метаданих
| Поле DC | Значення | Мова |
|---|---|---|
| dc.contributor.author | Грига, Володимир Михайлович | - |
| dc.contributor.author | Hryha, Volodymyr Mykhailovych | - |
| dc.contributor.author | Круліковський, Борис Борисович | - |
| dc.contributor.author | Krulikovskyi, Borys Borysovych | - |
| dc.contributor.author | Возна, Наталя Ярославівна | - |
| dc.contributor.author | Vozna, Nataliia Yaroslavivna | - |
| dc.contributor.author | Николайчук, Любов Михайлівна | - |
| dc.contributor.author | Nykolaichuk, Liubov Mykhailivna | - |
| dc.contributor.author | Давлетова, Аліна Ярославівна | - |
| dc.contributor.author | Davletova, Alina Yaroslavivna | - |
| dc.date.accessioned | 2021-01-18T08:04:19Z | - |
| dc.date.available | 2021-01-18T08:04:19Z | - |
| dc.date.issued | 2020 | - |
| dc.identifier.citation | Пат. 142006 U Україна, МПК G06F 7/52 (2006.01). Перемножувач потоків багаторозрядних даних / В. М. Грига, Б. Б. Круліковський, Н. Я. Возна, Л. М. Николайчук, А. Я. Давлетова (Україна); заявник та патентовласник В. М. Грига, Б. Б. Круліковський, Н. Я. Возна, Л. М. Николайчук, А. Я. Давлетова. – № u201910087; заявл. 30.09.2019; опубл. 12.05.2020, бюл. № 9. | uk_UA |
| dc.identifier.uri | http://dspace.wunu.edu.ua/handle/316497/40352 | - |
| dc.description.abstract | Перемножувач потоків багаторозрядних даних містить перший регістр пам'яті на D-тригерах з прямими виходами, перші входи якого є вхідною шиною двійкових кодів перемножуваних чисел, другий вхід з'єднаний з другим входом пристрою, виходи з'єднані з відповідними прямими входами матриці однорозрядних повних двійкових суматорів, виходи якої з'єднані з відповідними першими входами другого регістра пам'яті, другий вхід якого з'єднаний з другим входом першого регістра пам'яті. Перемножувач одатково містить перший 2n-розрядний регістр зсуву на D-тригерах, перший вхід якого є першим входом пристрою, другий вхід якого є другим входом синхронізації пристрою, виходи якого додатково з'єднані з відповідними першими входами першого регістра пам'яті, виходи матриці перемноження додатково з'єднані з відповідними першими входами додатково введеного регістра пам'яті та зсуву, другий вхід якого з'єднаний з другим входом першого регістра пам'яті і другим входом пристрою, третій вхід з'єднаний з третім входом синхронізації пристрою, вихід регістра пам'яті та зсуву додатково з'єднаний з першим входом додатково введеного логічного елемента "Виключаюче АБО", другий вхід якого з'єднаний з додатково введеним четвертим входом пристрою а вихід є вихідним каналом пристрою. | uk_UA |
| dc.publisher | Міністерство розвитку економіки, торгівлі та сільського господарства України | uk_UA |
| dc.subject | обчислювальна техніка | uk_UA |
| dc.subject | computational technique | uk_UA |
| dc.subject | перемножувач потоків | uk_UA |
| dc.subject | multiplier stream | uk_UA |
| dc.title | Перемножувач потоків багаторозрядних даних | uk_UA |
| dc.title.alternative | Stream multiplier multi-bit data | uk_UA |
| Розташовується у зібраннях: | Патенти | |
Файли цього матеріалу:
| Файл | Опис | Розмір | Формат | |
|---|---|---|---|---|
| Перемножувач потоків багаторозрядних даних 142006.pdf | 238.13 kB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.